Ведущий инженер-конструктор

• Вакансия размещена в рамках формирования кадрового резерва. Планируемая дата приема - февраль 2023г.

Требуемый опыт работы: 3–6 лет

 Полная занятость, полный день

Обязанности:

 Разработка СФ-модулей на языке Verilog/SystemVerilog;

 Интеграция СФ-модулей;

 Подготовка скриптов для САПР;

 Анализ результата синтеза, минимизация и оптимизация критических путей.

Принимаем участие на Всероссийской ярмарке трудоустройства, которая состоится 14. 04. 2023г. в ОЗН "Левобережный"

• Высшее техническое образование;
• Опыт работы от 5 лет;
• Знание и понимание основ цифровой схемотехники;
• Опыт разработки RTL для ASIC/FPGA;
• Знание языков Verilog/SystemVerilog, С;
• Опыт работы с САПР моделирования;
• Технический английский язык;
• Знание интерфейсов (AHB/APB, AXI, ACE);
• Опыт работы в Linux/Unix;
• Навыки программирования на скриптовых языках (TCL, Python);
•  Знание системы управления версиями (SVN, GIT).