Инженер-верификатор аналого-цифровых СБИС

- Проводить функциональную верификацию в смешанном моделировании разрабатываемых проектов на базе АЦ БМК в САПР Cadence;

- Разрабатывать на SystemVerilog тестовые окружения;

- Разрабатывать RNM модели на SystemVerilog/Verilog-AMS аналого-цифровых схем;

- Составление отчета о состоянии верификации проекта.

Мы предлагаем:

- Достойную заработную плату;

- Гибкий график работы (рассмотрим возможность работы на 0, 8 ставки) и современный офис в г. Зеленограде;

- Подключение к системе ДМС;

- Квартальная оплата переработок;

- Премии по результатам реализации проектов;

- Корпоративные мероприятия;

- Компенсация абонементов в фитнес-клубы.

- Высшее (неоконченное высшее) техническое образование (рассмотрим так же студентов последних курсов университета (без опыта работы);

- Знание языка Verilog/SystemVerilog/Verilog-AMS;

- Понимание принципов функционирования аналоговых и цифровых схем.

Дополнительно приветствуется:

- Умение читать англоязычную техническую документацию;

- Опыт верификации аналого-цифровых схем;

- Опыт работы с микроконтроллерами;

- Навыки программирования на Bash, Python, C/C++.